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Los dispositivos NAND Flash incluyen una interfaz de datos asincrónica para operaciones de E/S de alto rendimiento. Estos dispositivos utilizan un bus de 8 bits (I/Ox) muy multiplexado para transferir comandos, direcciones y datos. Hay cinco señales de control que se utilizan para implementar el
Interfaz de datos asincrónica: CE#, CLE, ALE, WE# y RE#. Las señales adicionales controlan la protección contra escritura del hardware y el estado del dispositivo de supervisión (R/B#).esta interfaz de hardware crea un dispositivo de recuento de pines bajo con un valor de pines estándar que permanece igual de una densidad a otra, Permitiendo futuras actualizaciones a mayores densidades sin rediseñar la placa.UN objetivo es la unidad de memoria a la que se accede mediante una señal de activación de chip. Un destino contiene uno o más NAND Flash Die. Un troquel NAND Flash es la unidad mínima que puede ejecutar comandos e informar de estado de forma independiente. Un troquel NAND Flash, en la especificación ONF, se denomina unidad lógica (LUN). Hay al menos un chip NAND Flash por señal de activación de chip.
Diagrama de pines :
• abra la interfaz Flash NAND (ONFI) 1,0-compliant1
• Tecnología de celda de un solo nivel (SLC)
• Organización
- Tamaño de página x8: 2112 bytes (2048 + 64 bytes)
- Tamaño de página x16: 1056 palabras (1024 + 32 palabras)
- Tamaño del bloque: 64 páginas (128K + 4K bytes)
- Tamaño del plano: 2 planos x 512 bloques por plano
- Tamaño del dispositivo: 1GB: 1024 bloques
• rendimiento de E/S asíncrona
-TRC/TWC: 20ns (3,3V), 25ns (1,8V)
• rendimiento de la matriz
- Leer página: 25µs
- Página de programa: 200µs (TYP, 3,3V y 1,8V)
- Borrar bloque: 700µs (TYP)
• conjunto de comandos: ONFI NAND Flash Protocol
• conjunto de comandos avanzados
- programar el modo de caché de páginas
- Leer el modo de caché de página
- modo programable una vez (OTP)
- comandos de dos planos
- Leer ID único
- transferencia de datos internos
- bloqueo (1,8V solamente)
• byte de estado de funcionamiento que proporciona un método de software para la detección
- finalización de la operación
- condición de aprobado/suspenso
- Estado de protección contra escritura
• Operaciones de transferencia de datos internas admitidas en el dispositivo desde qué datos se leen
• la señal Ready/Busy# (R/B#) proporciona un método de hardware para la detección finalización de la operación
• WP# señal: Proteger contra escritura todo el dispositivo
• el primer bloque (dirección de bloque 00h) es válido cuando se envía de fábrica con ECC. Para obtener información sobre el ECC mínimo necesario, consulte Gestión de errores.
• el bloque 0 requiere ECC de 1 bits si los ciclos DE PROGRAMACIÓN/BORRADO lo son menos de 1000
• SE requiere RESET (FFh) como primer comando después del encendido
• método alternativo de inicialización de dispositivo (NAND_Init) después de la alimentación up3 (contactar con la fábrica)
• calidad y fiabilidad
- retención de datos: JESD47 conforme; ver informe de calificación
- resistencia: 100.000 ciclos DE PROGRAMACIÓN/BORRADO
• rango de tensión de funcionamiento
- VCC: 2,7-3,6V
- VCC: 1,7-1,95V
• temperatura de funcionamiento:
- Comercial (CT): -0ºC a +70ºC.
- Industrial (IT): -40ºC a +85ºC.
• paquete
- 1-pin TSOP Tipo CPL2, 48
- CPL = línea de separación central.
- disponible solo en el paquete 1,8V VFBGA.
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